存储器

其基本电路如下：

需要注意的是 A 端是触发器的源端， \(A^{\prime}\) 端是触发器的非端。在写入信息的时候，A 端送入原信息， \(A^{\prime}\) 送入取非后的信息。

SRAM 和 DRAM 的比较：

SRAM 一般用作计算机中的 Cache ，而 DRAM 一般用作主存。

位拓展（增加储存字长）：

用两片 \(1K \times 4\) 位的 2114 存储芯片组成 \(1K \times 8\) 位的存储器：

对于存储器而言，其地址线数 = \(\log_2 2^1024 = 10\) 根，数据线数为 8 根。

如图：

位拓展的关键就是把两个芯片当成一个芯片来用，让这两个芯片同时工作。这意味着两个芯片要用相同的片选线连接。

字拓展（增加储存容量）：

用两片 \(1K \times 8\) 储存芯片组成 \(2K \times 8\) 位的存储器：

芯片的地址线为 10 根，而存储器一共有 11 根，多出来的一根线用作片选线，选择两个芯片其中之一。

这样，地址 0-00_0000_0000 ~ 0-11_1111_1111 被分配到第一个芯片，地址 1-00_0000_0000 ~ 1-11_1111_1111 被分配到第二个芯片。

字位拓展：

用八片 \(1K \times 4\) 位储存芯片组成 \(4K \times 8\) 位的存储器：

首先用两个 \(1K \times 4\) 位的芯片组成一个 \(1K \times 8\) 两两一组，一共四组。存储器的地址线一共为 \(\log_4\times 2^1024 = 12\) 根，而芯片只有 10 根数据线，多出来的两条线用作片选线，选择四组芯片中的一组。每组的两个芯片的片选线相同。 组与组之间的片选线为互斥关系。

对于一个芯片而言，字数量决定其地址线数，而位数量决定了数据线个数，然后还需要加上片选线和读写控制线（有些芯片读写控制线并做一根）。在使用地址复用技术的时候，地址线数减少了一半，但是片选线分行通选和列通选两根。例如：

海明码是具有两位检错、一位纠错能力的校验码。

海明码是：

如图：

假设校验位 + 数据位一共 7 位，则：

例如：

CRC (Cyclic Redundancy Check)) 循环冗余校验码，是以模二相加为基础的四则运算，运算时不考虑 进位和借位 。

CRC 使用模二除法对 生成多项式 进行作商求余，然后将余数附加到原始数据的尾部，得到冗余数据。

生成多项式

其中生成多项式的形式为： \(x^4 + x^2 + x^1 + x^0\) ，该多项式的系数要么为 0 ，要么为 1 。将生成多项式的系数组合起来，就形成了除数： \((10111)_2\) 。生成多项式和余数满足以下关系：

多项式的位数为其多项式的个数减一，减少的一是将最高位省略。常用的生成多项式如下：

计算过程

假设 数据为 \((10110011)_2\) ，生成多项式为 CRC-4/ITU ，则除数为 \((10110011\_0000)_2\) 运算结果如下：

生成的校验码为 \((10110011\_1011)_2\)

该生成的校验码称为 (12, 4) 码，其中 n = 12, k = 4 。 n 为校验码的位数

校验过程

将得到的校验码用生成多项式去除，若数据无误，则余数为 0 ，不同位出错，得到的余数不同。以上述校验码为例，现在假设第 7 位出错，其结果变为：\((11110011\_1011)_2\)

对其重新

^{[1] [2]}

如图，其中：

主存地址结构：

如图，其中：

假设主存大小为 \(2^n\) , Cache 行长为 B 字节，Cache 一共 l 行。则：

主存地址一共 \(\frac{2^n}{B}\) 组，每组对应的 Cache 行号为 \(\frac{2^n}{B}\%l\)

对于组相联映射而言，其

Cache 的改进：

主存系统的访问效率 \(e=\frac{\text{访问 Cache 的时间}}{\text{平均访问时间}}\)